What is VHDL in hindi, full form of vhdl in hindi – नमस्कार दोस्तों! Hindi meter में आप सभी का स्वागत है। आज हम एक ख़ास programming language के बारे में जानने वाले है जिसका नाम है VHDL programming language। यह एक बेहद ही महत्वपूर्न कंप्यूटर भाषा है जिसका उपयोग hardware को describe तथा design करने के लिए किया जाता हैं। आप इस आर्टिकल को सुरु से अंत तक जरूर पढ़े आपकी VHDL भाषा के बारे में सारी समस्याएं दूर हो जायेंगी।
तो चलिए देखते है कि VHDL क्या है? Full form of VHDL क्या है? VHDL का उपयोग कहा किया जाता है?
Table of Contents
VHDL क्या है?
VHDL एक सर्किट हार्डवेयर विवरण कंप्यूटर भाषा है। यह एक प्रोग्रामिंग भाषा है जिसका इस्तेमाल hardware का वर्णन करने के लिए किया जाता हैं। यह VHDL भाषा बेहद शक्तिशाली है, इसका इस्तेमाल जटिल circuits के logic को लिखने के लिए किया जाता है।
VHDL सिखना आसान काम नहीं है क्योंकि इसमें Complex syntax इस्तेमाल होता है और digital circuits का लॉजिक लिखना भी एक जटिल कार्य है। इसे सीखने के लिए आपकी programming की basic concepts ज्ञात होना बेहद जरूरी है और आपको कम से कम एक programming language ठीक से आनी चाहिए।
इस प्रोग्रामिंग भाषा का इस्तेमाल digital system का मॉडल बनाने के लिए भी किया जाता हैं, इसके लिए ये modeling के dataflow, behavioral और structural style का उपयोग किया जाता हैं। VHDL file को .vhd extension से save करते है।
Full form of VHDL in hindi?
आपने VHDL क्या होता है समाज लिए, पर आपको इसका full form मालूम होना भी जरूरी है। क्योंकि इसे कंप्यूटर संबंधित किसी भी परीक्षा में पूछा जा सकता है।
VHDL को VHSIC-HDL के रूप में लिखते है। इसका full form है – Very High Speed Integrated Circuit Hardware Discription Language
VHDL का इतिहास – History of VHDL
VHDL programming language का विकास 70 और 80 के दशक में सुरु हुआ था। इसे US के रक्षा विभाग द्वारा 1983 में विकसित किया है। VHDL की जड़े ADA भाषा में है और इस कंप्यूटर भाषा का विकास अभी भी जारी है। इसे समय समय पर update किया जाता है।
VHDL की स्थापना के बाद से इसका उपयोग तेजी से बढ़ रहा है और इलेक्ट्रॉनिक उत्पादों को बनाने के लिए दुनिया भर के हजारों इंजीनियर्स द्वारा इसका उपयोग किया जाता हैं।
VHDL में हार्डवेयर का वर्णन कैसे किया जाता हैं?
VHDL विवरण में हार्डवेयर का वर्णन प्राथमिक डिजाइन इकाइयों और माध्यमिक डिजाइन इकाइयों से मिलकर बनता है। जिन्हें अंग्रेजी में primary designing units और secondary designing units कहते है।
प्राथमिक डिजाइन इकाइयों में entity और package होते है और माध्यमिक डिजाइन इकाइयों में architecture और package body सामिल होते हैं। माध्यमिक डिज़ाइन इकाइयाँ हमेशा एक प्राथमिक डिज़ाइन इकाई से संबंधित होती हैं।
आपने देखा कि हार्डवेयर का वर्णन करने के लिए entity, architechture, package body जैसे संकल्पनाओं का इस्तेमाल होता है। तो चलिए देखते है कि VHDL में Entity क्या हैं? architechture और package body क्या है और इनका हार्डवेयर का वर्णन करने के लिए कैसे उपयोग किया जाता हैं।
Hardware is described by:
- Entity
- Architecture
- Package
Entity क्या हैं?
Entity एक VHDL का यूनिट है जो कि हमारे digital system या design का वर्णन करता है। VHDL में top-down approach इस्तेमाल होता है, इसमें डिजिटल सिस्टम को छोटे modules में तोड़ा जाता है। इन छोटे ब्लॉकों को entity कहा जाता है जिन्हे व्यक्तिगत रूप से डिजाइन किया जा सकता है। इस top-down approach में प्रत्येक ब्लॉक को entity माना जाता है।
एक VHDL entity, entity का नाम, entity में इस्तेमाल होने वाले ports और entity के संबंधित जानकारी को स्पष्ट करती है। सभी designs एक या एक से अधिक entitys से बनी होती है।
किसी भी entity statement की शुरूवात entity keyword से होती है। Port clause में entity के सात ports होते है। छह ports in mode के और एक port out mode का होता है।
Entity declaration format:
1: ENTITY entity_name IS
2: [GENERIC (generic_list);]
3: [PORT (port_list);]
4: END ENTITY [entity_name]; चलिए entity का एक उदाहरण देखते है
1: ENTITY mux IS
2: PORT ( a, b, c, d : IN BIT;
3: s0 s1 : IN BIT;
4: x, : OUT BIT);
5: END mux; Architecture क्या है?
VHDL में Architecture एक entity के कार्यक्षमता का वर्णन करता है।एक Architecture हमेशा एक entity से संबंधित होता है और उस इकाई के व्यवहार का वर्णन करता है। एक एकल VHDL entity में कम से कम एक Architecture होता है और एक से अधिक होना भी संभव है।
VHDL में Architecture की शुरूवात Architecture keyword से होती है। चलिए Architecture को एक उदाहरण से समझते है
1: ARCHITECTURE dataflow OF mux IS SIGNAL select : INTEGER;
2: BEGIN select <= 0 WHEN s0 = ‘0’ AND s1 = ‘0’ ELSE 1 WHEN s0 = ‘1’ AND s1 = ‘0’ ELSE 2 WHEN s0 = ‘0’ AND s1 = ‘1’ ELSE 3;
3: x <= a AFTER 0.5 NS WHEN select = 0 ELSE b AFTER 0.5 NS WHEN select = 1 ELSE c AFTER 0.5 NS WHEN select = 2 ELSE d AFTER 0.5 NS;
4: END dataflow;VHDL में packages क्या होते है?
VHDL में एक package functions, shared variables, procedures, files, attributes, components, आदी का एक संग्रह होता है। एक package file अक्सर एक VHDL library के साथ इस्तेमाल होती है।
Syntax of package:
1: package package_name is
2: declarations
3: end package_name; Package के दो भाग होते है – declaration और body हालांकि body ज़रूरी भाग नहीं हैं। Declaration में प्रोग्राम में मौजूद functions और procedures को परिभाषित करने के लिए prototypes होते है।
चलिए VHDL package का एक उदाहरण देखते है
1: package DEMO_PACK is
2: constant SOME_FLAG : bit_vector := "11111111";
3: type STATE is (RESET,IDLE,ACKA);
4: component HALFADD
5: port(A,B : in bit;
6: SUM,CARRY : out bit);
7: end component;
8: end DEMO_PACK;
आज हमने क्या सीखा?
आज हमने एक बेहद ही महत्वपूर्ण प्रोग्रामिंग भाषा के बारे में जानकारी प्राप्त की। आज हमने सीखा की VHDL क्या है? full form of VHDL in hindi क्या है? और VHDL के इतिहास के बारे में जाना।
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